FPGA 时序与接口验证实验集

仅通过 RTL 功能仿真无法证明器件实现满足时序。需要把时钟关系、外部延迟和跨时钟域结构纳入实验与检查。

学习资料容易停留在语法和波形截图，缺少从设计假设到约束、报告和问题复现的完整记录。

个人设计小型 RTL 与 testbench、编写示例约束、检查综合/实现/CDC 报告并记录仍未解决的问题。

每个实验独立包含 RTL、testbench、约束、预期检查项和报告摘要；公共脚本只负责可重复运行，不隐藏工具警告。

约束错误可能让报告表面变好；异步信号仿真正常也可能存在亚稳态风险；工具与器件版本会影响命令和结果。

每条例外约束附带设计依据；同时检查未约束路径与 CDC；示例数字只用于语法演示，真实参数必须来自目标板级时序。

包含单时钟计数器、组合路径、寄存器化 I/O、脉冲同步和异步 FIFO 等渐进实验计划。

当前完成的是学习框架和公开笔记，具体实验结果仍需随 RTL、约束和工具报告逐项补充。

继续验证复位释放、派生时钟、多周期路径和异步 FIFO，并为每项结论保存可复现实验条件。